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Field Programmable Gate Array


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Ein FPGA ( F ield P rogrammable G ate A rray) ist ein frei programmierbarer Logikschaltkreis. Ein besteht aus einer Matrix-Struktur aus konfigurierbaren Logikblöcken. Logikblöcke werden auch als CLB bezeichnet (configurable blocks). Desweiteren existieren Ein- und Ausgabeblöcke (I/O-Blöcke) für die Verbindung zur Außenwelt notwendig sind Block Select RAMs für die Speicherung von Manche Anbieter stellen zusätzlich DLLs Multiplizierer und komplette Prozessoren auf Ihren FPGAs zur Verfügung. gibt sowohl reprogrammierbare als auch nur einmal ( OTP ) FPGA.

Jeder Logikblock besteht aus Logikzellen die Operationen wie AND OR NOT XOR usw. werden können. Desweiteren wird in den CLBs FlipFlop-Logik zur Verfügung gestellt. Da die Logik Form von Lookuptables zur Verfügung gestellt wird es bei einigen Anbietern von FPGAs auch die Logikblöcke als RAM zu konfigurieren und nutzen. Man spricht dann von sogenanntem Distributed im Gegensatz zum o.a. Block RAM.

Ein FPGA besteht aus sehr vielen Es sind heute FPGA mit über 10.000.000 erhältlich (Xilinx Virtex II-Serie). Die Komplexität der wächst mit den Möglichkeiten der Entwurfssoftware. Man gewisse Grenzen bezüglich den Verbindungsleitungen sodass manchmal ausreichend viele solcher Verbindungen zur Verfügung stehen viele Schaltungen ohne vorherige Optimierung nicht realisierbar

Erstellt wird Software für einen FPGA einer Hardware-Beschreibungssprache z.B. VHDL oder Verilog . In den letzten Jahren gab es wieder Versuche FPGAs und CPLDs mittels C zu beschreiben HardwareC oder (Stanford). Herstellerspezifische Sprachen wie Altera-HDL oder ABEL-HDL ebenso genutzt wie UDL/I (Japan). Nach der innerhalb des Entwurfsflusses kommen die weiteren Schritte Tragen also die funktionale Simulation die Synthese Implementierung und noch eine zeitbehaftete Simulation. Erst sollte die implementierte Schaltung am realen FPGA werden.

Reprogrammierbare FPGA haben einen speziellen Bereich Computertechnik erst in nutzbarem Umfang realisierbar gemacht: Systeme. Diese konfigurieren sich zur Laufzeit entsprechend geforderten Eigenschaften (z.b. spezielle mathematische Algorithmen) um erreichen damit bisher unerreichte Verarbeitungsgeschwindigkeiten und Parallelität. besondere Herausforderung kann man hierbei die Compiler Entwicklung sehen. Ziel ist es Objektorientiert Logic Kapazitäten bei Bedarf zur Benutzung Konfigurieren und nach der Benutzung freizugeben. (Siehe http://www.jhdl.org/)

Die Unterschiede zu CPLDs sind im Wesentlichen:

  • durch Blockarchitektur und frei programmierbarem Signalfluß exakte Berechnung der Gatterlaufzeiten möglich
  • bei FPGAs die auf SRAM-Technologie basieren eine Konfiguration bei jedem Start (heutzutage meist externem EEPROM) bei FPGAs die auf FLASH- ANTIFUSE-Technologie basieren entfällt logischerweise die Konfiguration




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